半導體矽智財
26日權王台積電傳「漲聲」，然而IC設計族群卻「兩樣情」，外資示警IC設計業者毛利率恐受到衝擊，惟矽智財（IP）則可望受惠，由於IP廠以晶圓價格計算權利金收入，營運將同步受惠晶圓代工調漲。
矽智財(Silicon Intellectual Property），通常被用於滿足特定的規格，是可以經過事前設計、定義以及驗證重複使用的功能區塊。由於其晶片具有特定功能的積體電路設計技術，同時具備模組化的特性，也因為其有效性經過驗證並且能夠被重複使用，因此，當相關廠商以矽智財作為基礎設計，就可以從既有的資料庫當中，尋找出其他相對應的矽智財進一步結合，這樣不僅可以組成具備複雜功能的ＩＣ外，也能縮短新產品設計所需要的時間。
矽智財就是在ＩＣ設計的過程中，必須使用到且能簡化設計流程的智慧財產權，扮演的角色極為重要。矽智財公司主要營收來源大約可分為三個部分，分別為前期的授權費用、當產品正式銷售後支付一定比例的權利金以及其他費用，其產業進入門檻相對較高，通常矽智財公司都能有較高的毛利率。
台股的矽智財族群擁有市場最高本益比，在大多頭環境中，爆發力會相當驚人，相關個股大致上可分為台積電集團、聯電集團以及力晶集團等。
ic設計流程 在 Re: [問題] ic設計流程前段、後段、Floorplanning - 批踢踢實業坊 的推薦與評價
※ 引述《goo666 ()》之銘言：
: 請問ic設計流程中的 Floorplanning、前段(frontend)、後段(backend)
: 三者產物分別為何？
frontend: logic/algorithm -> RTL code synthesis -> gate-level netlist
backend, 又稱為 physical design, 常見的 design flow 分為下面幾個項目
(實際的 flow 視 tool 和習慣而定)
1. floorplanning 對電路的 blocks/macros 進行手動/半自動的佈局
(包括 power supply line 規劃)
這些 macro 通常是 memory, IP 這類不能拆散的大區塊
2. congestion analysis 如果 floorplan 很爛, 晶片會塞不下其餘的元件
不然就是之後的 routing 會很痛苦
所以 1. 2. 兩步要 iterate 個幾次
3. placement tool 將所有剩下的電路做 placement,
塞在 macro 之間的空隙
4. routing 就現有的 floorplan/placement 產生 interconnect
5. timing analysis 如果 placement/routing 很差, 把 timing 弄爛了
請回到步驟 3 或 1 砍掉重練
6. layout 上面都 ok 的話, 最後的產物就是 final layout,
驗證完就 tape out 了
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 24.131.17.151
... <看更多>