verilog 面試 ptt 在 コバにゃんチャンネル Youtube 的最佳貼文
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verilog 面試 ptt 在 [請益] 這樣算是被亂發面試嗎？ - PTT評價 的推薦與評價
最近在校招中投了幾家豬屎屋的軟韌及演算法缺但是後來發的面試邀請卻是數位IC設計和驗證這樣算是被亂發面試嗎？ 還是看以前有學過verilog就發了呢？ ... <看更多>
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Verilog 支撐了ic設計產業40年挺過了HLS, SystemVerilog等新方法的衝擊如今是不是也快走到盡頭了？隨著晶片複雜度不斷提升，單純用Verilog描述硬體是不是已經有點不夠用 ... ... <看更多>
verilog 面試 ptt 在 [心得] 數位IC設計面試心得- 看板Tech_Job - 批踢踢實業坊 的推薦與評價
（代PO)
手機排版傷眼請見諒
近期面試了多個數位IC設計的職位
常受惠於ptt 的資訊，因此決定來回饋一下
以下幾乎為板上經常拿來比較的那幾間公司所問的題目
1. 設計出一個Deglitch filter，將1 cycle和2 cycle的pulse濾除，並讓3 cycle或3 cy
cle以上的pulse通過(用verilog code 寫出來）
2. 用2對1 MUX，以及1跟0畫出XOR閘
3. if else/三元運算子/case所合成出來的電路有何差異
4. 說明blocking & non-blocking差異
5. 說明setup time & hold time定義，並以T_setup, T_hold, T_period, T_latency這
幾個參數用不等式表示在setup/hold time中的關係
6. 為什麼要滿足setup time & hold time
7. 什麼是亞穩態（通常接續上一題）
8. 亞穩態在stable後值會stable在1或0
9. 若發生setup time & hold time violation分別該怎麼處理
10. 在CDC中如何避免亞穩態
11. 2 flip flop跟3 flip flop有什麼差別
12. 從快domain（100MHz)傳到慢domain (10MHz)該用什麼方式處理？若快domain傳送一
個週期的pulse，慢domain也要是一個週期的pulse又該怎麼處理？
13. 針對做過的案子提出問題，例如：面積還能怎麼優化、怎麼做power gating、新增fe
ature後整個路徑的timing要怎麼去處理、RTL simulation環境怎麼跑、如何確認模擬結
果是正確的？
14. 針對FPGA合成提出問題，例如：合成環境、timing report check、FPGA simulation
怎麼做、硬體環境是什麼？
以上的setup time & hold time 以及CDC問題基本上是每場面試必問。
最後祝大家身體健康，職涯順利。
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