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【ASIC FPGA X SoC SDK=?】
智慧應用不斷推陳出新,最初被用於概念驗證 (PoC) 的現場可編程邏輯閘陣列 (FPGA),地位亦不可同日而語。近幾年來在一個電路板上,FPGA 可作為中央處理器 (CPU)、圖形處理器 (GPU) 或微控制器 (MCU) 的加速引擎或協作處理器,然而如今的 FPGA,擔當主控的能力可毫不遜色!5G 通訊、自動駕駛、感測器融合 (Sensors Fusion) 演算法演進極快、且效率要求高,FPGA 憑藉配置靈活特性、加上安謀 (Arm) 強力生態的助攻,FPGA 隱然有升格主角之勢。
標榜「ASIC 等級的 FPGA」可解決系統流量擴充、延遲率與晶片互連的瓶頸,其運算效能更媲美專用晶片。擁有可加速 C / C++ 系統級設計和高階合成 (HLS) 完整函式庫的「SoC 等級的設計套件」,則允許在開發 Arm-based 處理器的同時,經由 FPGA 為密集運算自動加速,號稱較硬體加速的 C/C++ 演算法提升百倍效能,相較於 RTL (暫存器傳遞語言) 設計流程可讓系統驗證和建置時間加速百倍。此外,「異構多重處理」架構特別深受智能攝影機&邊緣人工智慧 (AI) 的青睞。
延伸閱讀:
《不只是加速協作!FPGA 展露大將之風》
http://compotechasia.com/a/feature/2019/1111/43277.html
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vivado hls 在 國立陽明交通大學電子工程學系及電子研究所 Facebook 的精選貼文
交通大學王毓駒教授實驗室誠徵研究助理
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應徵條件:
1. 電機、電子、通訊、資工相關科系學士以上學歷
2. 尤其歡迎準備出國念書需要研究經歷的畢業生
工作內容描述:
1. 雷達數位信號處理演算法開發
2. 使用Xilinx Vivado HLS進行演算法開發、模擬及驗證.
3. 詳細工作內容當面討論
專業知識要求:
1. 信號數位處理(曾修過DSP或類似的課程)
2. 熟悉Matlab與C/C++
3. (Optional) 熟悉Verilog
工作時間:
至少六個月,希望可以盡快開始。
工作地點:
* 台北(台灣大學) or 新竹(交通大學)
薪水
* 可議 (國科會研究助理薪水標準底薪 + bonus)。
* bonus每月為底薪0-100%為原則。
* 視專案進度決定。特殊表現不在此限。
聯絡方式:
檢附個人履歷,將電子檔寄至 ywang@faculty.nctu.edu.tw