摩爾定律放緩 靠啥提升AI晶片運算力?
作者 : 黃燁鋒,EE Times China
2021-07-26
對於電子科技革命的即將終結的說法,一般認為即是指摩爾定律的終結——摩爾定律一旦無法延續,也就意味著資訊技術的整棟大樓建造都將出現停滯,那麼第三次科技革命也就正式結束了。這種聲音似乎是從十多年前就有的,但這波革命始終也沒有結束。AI技術本質上仍然是第三次科技革命的延續……
人工智慧(AI)的技術發展,被很多人形容為第四次科技革命。前三次科技革命,分別是蒸汽、電氣、資訊技術(電子科技)革命。彷彿這“第四次”有很多種說辭,比如有人說第四次科技革命是生物技術革命,還有人說是量子技術革命。但既然AI也是第四次科技革命之一的候選技術,而且作為資訊技術的組成部分,卻又獨立於資訊技術,即表示它有獨到之處。
電子科技革命的即將終結,一般認為即是指摩爾定律的終結——摩爾定律一旦無法延續,也就意味著資訊技術的整棟大樓建造都將出現停滯,那麼第三次科技革命也就正式結束了。這種聲音似乎是從十多年前就有,但這波革命始終也沒有結束。
AI技術本質上仍然是第三次科技革命的延續,它的發展也依託於幾十年來半導體科技的進步。這些年出現了不少專門的AI晶片——而且市場參與者相眾多。當某一個類別的技術發展到出現一種專門的處理器為之服務的程度,那麼這個領域自然就不可小覷,就像當年GPU出現專門為圖形運算服務一樣。
所以AI晶片被形容為CPU、GPU之後的第三大類電腦處理器。AI專用處理器的出現,很大程度上也是因為摩爾定律的發展進入緩慢期:電晶體的尺寸縮減速度,已經無法滿足需求,所以就必須有某種專用架構(DSA)出現,以快速提升晶片效率,也才有了專門的AI晶片。
另一方面,摩爾定律的延緩也成為AI晶片發展的桎梏。在摩爾定律和登納德縮放比例定律(Dennard Scaling)發展的前期,電晶體製程進步為晶片帶來了相當大的助益,那是「happy scaling down」的時代——CPU、GPU都是這個時代受益,不過Dennard Scaling早在45nm時期就失效了。
AI晶片作為第三大類處理器,在這波發展中沒有趕上happy scaling down的好時機。與此同時,AI應用對運算力的需求越來越貪婪。今年WAIC晶片論壇圓桌討論環節,燧原科技創始人暨CEO趙立東說:「現在訓練的GPT-3模型有1750億參數,接近人腦神經元數量,我以為這是最大的模型了,要千張Nvidia的GPU卡才能做。談到AI運算力需求、模型大小的問題,說最大模型超過萬億參數,又是10倍。」
英特爾(Intel)研究院副總裁、中國研究院院長宋繼強說:「前兩年用GPU訓練一個大規模的深度學習模型,其碳排放量相當於5台美式車整個生命週期產生的碳排量。」這也說明了AI運算力需求的貪婪,以及提供運算力的AI晶片不夠高效。
不過作為產業的底層驅動力,半導體製造技術仍源源不斷地為AI發展提供推力。本文將討論WAIC晶片論壇上聽到,針對這個問題的一些前瞻性解決方案——有些已經實現,有些則可能有待時代驗證。
XPU、摩爾定律和異質整合
「電腦產業中的貝爾定律,是說能效每提高1,000倍,就會衍生出一種新的運算形態。」中科院院士劉明在論壇上說,「若每瓦功耗只能支撐1KOPS的運算,當時的這種運算形態是超算;到了智慧型手機時代,能效就提高到每瓦1TOPS;未來的智慧終端我們要達到每瓦1POPS。 這對IC提出了非常高的要求,如果依然沿著CMOS這條路去走,當然可以,但會比較艱辛。」
針對性能和效率提升,除了尺寸微縮,半導體產業比較常見的思路是電晶體結構、晶片結構、材料等方面的最佳化,以及處理架構的革新。
(1)AI晶片本身其實就是對處理器架構的革新,從運算架構的層面來看,針對不同的應用方向造不同架構的處理器是常規,更專用的處理器能促成效率和性能的成倍增長,而不需要依賴於電晶體尺寸的微縮。比如GPU、神經網路處理器(NPU,即AI處理器),乃至更專用的ASIC出現,都是這類思路。
CPU、GPU、NPU、FPGA等不同類型的晶片各司其職,Intel這兩年一直在推行所謂的「XPU」策略就是用不同類型的處理器去做不同的事情,「整合起來各取所需,用組合拳會好過用一種武器去解決所有問題。」宋繼強說。Intel的晶片產品就涵蓋了幾個大類,Core CPU、Xe GPU,以及透過收購獲得的AI晶片Habana等。
另外針對不同類型的晶片,可能還有更具體的最佳化方案。如當代CPU普遍加入AVX512指令,本質上是特別針對深度學習做加強。「專用」的不一定是處理器,也可以是處理器內的某些特定單元,甚至固定功能單元,就好像GPU中加入專用的光線追蹤單元一樣,這是當代處理器普遍都在做的一件事。
(2)從電晶體、晶片結構層面來看,電晶體的尺寸現在仍然在縮減過程中,只不過縮減幅度相比過去變小了——而且為緩解電晶體性能的下降,需要有各種不同的技術來輔助尺寸變小。比如說在22nm節點之後,電晶體變為FinFET結構,在3nm之後,電晶體即將演變為Gate All Around FET結構。最終會演化為互補FET (CFET),其本質都是電晶體本身充分利用Z軸,來實現微縮性能的提升。
劉明認為,「除了基礎元件的變革,IC現在的發展還是比較多元化,包括新材料的引進、元件結構革新,也包括微影技術。長期賴以微縮的基本手段,現在也在發生巨大的變化,特別是未來3D的異質整合。這些多元技術的協同發展,都為晶片整體性能提升帶來了很好的增益。」
他並指出,「從電晶體級、到晶圓級,再到晶片堆疊、引線接合(lead bonding),精準度從毫米向奈米演進,互連密度大大提升。」從晶圓/裸晶的層面來看,則是眾所周知的朝more than moore’s law這樣的路線發展,比如把兩片裸晶疊起來。現在很熱門的chiplet技術就是比較典型的並不依賴於傳統電晶體尺寸微縮,來彈性擴展性能的方案。
台積電和Intel這兩年都在大推將不同類型的裸晶,異質整合的技術。2.5D封裝方案典型如台積電的CoWoS,Intel的EMIB,而在3D堆疊上,Intel的Core LakeField晶片就是用3D Foveros方案,將不同的裸晶疊在一起,甚至可以實現兩片運算裸晶的堆疊、互連。
之前的文章也提到過AMD剛發佈的3D V-Cache,將CPU的L3 cache裸晶疊在運算裸晶上方,將處理器的L3 cache大小增大至192MB,對儲存敏感延遲應用的性能提升。相比Intel,台積電這項技術的獨特之處在於裸晶間是以混合接合(hybrid bonding)的方式互連,而不是micro-bump,做到更小的打線間距,以及晶片之間數十倍通訊性能和效率提升。
這些方案也不直接依賴傳統的電晶體微縮方案。這裡實際上還有一個方面,即新材料的導入專家們沒有在論壇上多說,本文也略過不談。
1,000倍的性能提升
劉明談到,當電晶體微縮的空間沒有那麼大的時候,產業界傾向於採用新的策略來評價技術——「PPACt」——即Powe r(功耗)、Performance (性能)、Cost/Area-Time (成本/面積-時間)。t指的具體是time-to-market,理論上應該也屬於成本的一部分。
電晶體微縮方案失效以後,「多元化的技術變革,依然會讓IC性能得到進一步的提升。」劉明說,「根據預測,這些技術即使不再做尺寸微縮,也會讓IC的晶片性能做到500~1,000倍的提升,到2035年實現Zetta Flops的系統性能水準。且超算的發展還可以一如既往地前進;單裸晶儲存容量變得越來越大,IC依然會為產業發展提供基礎。」
500~1,000倍的預測來自DARPA,感覺有些過於樂觀。因為其中的不少技術存在比較大的邊際遞減效應,而且有更實際的工程問題待解決,比如運算裸晶疊層的散熱問題——即便業界對於這類工程問題的探討也始終在持續。
不過1,000倍的性能提升,的確說明摩爾定律的終結並不能代表第三次科技革命的終結,而且還有相當大的發展空間。尤其本文談的主要是AI晶片,而不是更具通用性的CPU。
矽光、記憶體內運算和神經型態運算
在非傳統發展路線上(以上內容都屬於半導體製造的常規思路),WAIC晶片論壇上宋繼強和劉明都提到了一些頗具代表性的技術方向(雖然這可能與他們自己的業務方向或研究方向有很大的關係)。這些技術可能尚未大規模推廣,或者仍在商業化的極早期。
(1)近記憶體運算和記憶體內運算:處理器性能和效率如今面臨的瓶頸,很大程度並不在單純的運算階段,而在資料傳輸和儲存方面——這也是共識。所以提升資料的傳輸和存取效率,可能是提升整體系統性能時,一個非常靠譜的思路。
這兩年市場上的處理器產品用「近記憶體運算」(near-memory computing)思路的,應該不在少數。所謂的近記憶體運算,就是讓儲存(如cache、memory)單元更靠近運算單元。CPU的多層cache結構(L1、L2、L3),以及電腦處理器cache、記憶體、硬碟這種多層儲存結構是常規。而「近記憶體運算」主要在於究竟有多「近」,cache記憶體有利於隱藏當代電腦架構中延遲和頻寬的局限性。
這兩年在近記憶體運算方面比較有代表性的,一是AMD——比如前文提到3D V-cache增大處理器的cache容量,還有其GPU不僅在裸晶內導入了Infinity Cache這種類似L3 cache的結構,也更早應用了HBM2記憶體方案。這些實踐都表明,儲存方面的革新的確能帶來性能的提升。
另外一個例子則是Graphcore的IPU處理器:IPU的特點之一是在裸晶內堆了相當多的cache資源,cache容量遠大於一般的GPU和AI晶片——也就避免了頻繁的訪問外部儲存資源的操作,極大提升頻寬、降低延遲和功耗。
近記憶體運算的本質仍然是馮紐曼架構(Von Neumann architecture)的延續。「在做處理的過程中,多層級的儲存結構,資料的搬運不僅僅在處理和儲存之間,還在不同的儲存層級之間。這樣頻繁的資料搬運帶來了頻寬延遲、功耗的問題。也就有了我們經常說的運算體系內的儲存牆的問題。」劉明說。
構建非馮(non-von Neumann)架構,把傳統的、以運算為中心的馮氏架構,變換一種新的運算範式。把部分運算力下推到儲存。這便是記憶體內運算(in-memory computing)的概念。
記憶體內運算的就現在看來還是比較新,也有稱其為「存算一體」。通常理解為在記憶體中嵌入演算法,儲存單元本身就有運算能力,理論上消除資料存取的延遲和功耗。記憶體內運算這個概念似乎這在資料爆炸時代格外醒目,畢竟可極大減少海量資料的移動操作。
其實記憶體內運算的概念都還沒有非常明確的定義。現階段它可能的內涵至少涉及到在儲記憶體內部,部分執行資料處理工作;主要應用於神經網路(因為非常契合神經網路的工作方式),以及這類晶片具體的工作方法上,可能更傾向於神經型態運算(neuromorphic computing)。
對於AI晶片而言,記憶體內運算的確是很好的思路。一般的GPU和AI晶片執行AI負載時,有比較頻繁的資料存取操作,這對性能和功耗都有影響。不過記憶體內運算的具體實施方案,在市場上也是五花八門,早期比較具有代表性的Mythic導入了一種矩陣乘的儲存架構,用40nm嵌入式NOR,在儲記憶體內部執行運算,不過替換掉了數位週邊電路,改用類比的方式。在陣列內部進行模擬運算。這家公司之前得到過美國國防部的資金支援。
劉明列舉了近記憶體運算和記憶體內運算兩種方案的例子。其中,近記憶體運算的這個方案應該和AMD的3D V-cache比較類似,把儲存裸晶和運算裸晶疊起來。
劉明指出,「這是我們最近的一個工作,採用hybrid bonding的技術,與矽通孔(TSV)做比較,hybrid bonding功耗是0.8pJ/bit,而TSV是4pJ/bit。延遲方面,hybrid bonding只有0.5ns,而TSV方案是3ns。」台積電在3D堆疊方面的領先優勢其實也體現在hybrid bonding混合鍵合上,前文也提到了它具備更高的互連密度和效率。
另外這套方案還將DRAM刷新頻率提高了一倍,從64ms提高至128ms,以降低功耗。「應對刷新率變慢出現拖尾bit,我們引入RRAM TCAM索引這些tail bits」劉明說。
記憶體內運算方面,「傳統運算是用布林邏輯,一個4位元的乘法需要用到幾百個電晶體,這個過程中需要進行資料來回的移動。記憶體內運算是利用單一元件的歐姆定律來完成一次乘法,然後利用基爾霍夫定律完成列的累加。」劉明表示,「這對於今天深度學習的矩陣乘非常有利。它是原位的運算和儲存,沒有資料搬運。」這是記憶體內運算的常規思路。
「無論是基於SRAM,還是基於新型記憶體,相比近記憶體運算都有明顯優勢,」劉明認為。下圖是記憶體內運算和近記憶體運算,精準度、能效等方面的對比,記憶體內運算架構對於低精準度運算有價值。
下圖則總結了業內主要的一些記憶體內運算研究,在精確度和能效方面的對應關係。劉明表示,「需要高精確度、高運算力的情況下,近記憶體運算目前還是有優勢。不過記憶體內運算是更新的技術,這幾年的進步也非常快。」
去年阿里達摩院發佈2020年十大科技趨勢中,有一個就是存算一體突破AI算力瓶頸。不過記憶體內運算面臨的商用挑戰也一點都不小。記憶體內運算的通常思路都是類比電路的運算方式,這對記憶體、運算單元設計都需要做工程上的考量。與此同時這樣的晶片究竟由誰來造也是個問題:是記憶體廠商,還是數文書處理器廠商?(三星推過記憶體內運算晶片,三星、Intel垂直整合型企業似乎很適合做記憶體內運算…)
(2)神經型態運算:神經型態運算和記憶體內運算一樣,也是新興技術的熱門話題,這項技術有時也叫作compute in memory,可以認為它是記憶體內運算的某種發展方向。神經型態和一般神經網路AI晶片的差異是,這種結構更偏「類人腦」。
進行神經型態研究的企業現在也逐漸變得多起來,劉明也提到了AI晶片「最終的理想是在結構層次模仿腦,元件層次逼近腦,功能層次超越人腦」的「類腦運算」。Intel是比較早關注神經型態運算研究的企業之一。
傳說中的Intel Loihi就是比較典型存算一體的架構,「這片裸晶裡面包含128個小核心,每個核心用於模擬1,024個神經元的運算結構。」宋繼強說,「這樣一塊晶片大概可以類比13萬個神經元。我們做到的是把768個晶片再連起來,構成接近1億神經元的系統,讓學術界的夥伴去試用。」
「它和深度學習加速器相比,沒有任何浮點運算——就像人腦裡面沒有乘加器。所以其學習和訓練方法是採用一種名為spike neutral network的路線,功耗很低,也可以訓練出做視覺辨識、語言辨識和其他種類的模型。」宋繼強認為,不採用同步時脈,「刺激的時候就是一個非同步電動勢,只有工作部分耗電,功耗是現在深度學習加速晶片的千分之一。」
「而且未來我們可以對不同區域做劃分,比如這兒是視覺區、那兒是語言區、那兒是觸覺區,同時進行多模態訓練,互相之間產生關聯。這是現在的深度學習模型無法比擬的。」宋繼強說。這種神經型態運算晶片,似乎也是Intel在XPU方向上探索不同架構運算的方向之一。
(2)微型化矽光:這個技術方向可能在層級上更偏高了一些,不再晶片架構層級,不過仍然值得一提。去年Intel在Labs Day上特別談到了自己在矽光(Silicon Photonics)的一些技術進展。其實矽光技術在連接資料中心的交換機方面,已有應用了,發出資料時,連接埠處會有個收發器把電訊號轉為光訊號,透過光纖來傳輸資料,另一端光訊號再轉為電訊號。不過傳統的光收發器成本都比較高,內部元件數量大,尺寸也就比較大。
Intel在整合化的矽光(IIIV族monolithic的光學整合化方案)方面應該是商業化走在比較前列的,就是把光和電子相關的組成部分高度整合到晶片上,用IC製造技術。未來的光通訊不只是資料中心機架到機架之間,也可以下沉到板級——就跟現在傳統的電I/O一樣。電互連的主要問題是功耗太大,也就是所謂的I/O功耗牆,這是這類微型化矽光元件存在的重要價值。
這其中存在的技術挑戰還是比較多,如做資料的光訊號調變的調變器調變器,據說Intel的技術使其實現了1,000倍的縮小;還有在接收端需要有個探測器(detector)轉換光訊號,用所謂的全矽微環(micro-ring)結構,實現矽對光的檢測能力;波分複用技術實現頻寬倍增,以及把矽光和CMOS晶片做整合等。
Intel認為,把矽光模組與運算資源整合,就能打破必須帶更多I/O接腳做更大尺寸處理器的這種趨勢。矽光能夠實現的是更低的功耗、更大的頻寬、更小的接腳數量和尺寸。在跨處理器、跨伺服器節點之間的資料互動上,這類技術還是頗具前景,Intel此前說目標是實現每根光纖1Tbps的速率,並且能效在1pJ/bit,最遠距離1km,這在非本地傳輸上是很理想的數字。
還有軟體…
除了AI晶片本身,從整個生態的角度,包括AI感知到運算的整個鏈條上的其他組成部分,都有促成性能和效率提升的餘地。比如這兩年Nvidia從軟體層面,針對AI運算的中間層、庫做了大量最佳化。相同的底層硬體,透過軟體最佳化就能實現幾倍的性能提升。
宋繼強說,「我們發現軟體最佳化與否,在同一個硬體上可以達到百倍的性能差距。」這其中的餘量還是比較大。
在AI開發生態上,雖然Nvidia是最具發言權的;但從戰略角度來看,像Intel這種研發CPU、GPU、FPGA、ASIC,甚至還有神經型態運算處理器的企業而言,不同處理器統一開發生態可能更具前瞻性。Intel有個稱oneAPI的軟體平台,用一套API實現不同硬體性能埠的對接。這類策略對廠商的軟體框架構建能力是非常大的考驗——也極大程度關乎底層晶片的執行效率。
在摩爾定律放緩、電晶體尺寸微縮變慢甚至不縮小的前提下,處理器架構革新、異質整合與2.5D/3D封裝技術依然可以達成1,000倍的性能提升;而一些新的技術方向,包括近記憶體運算、記憶體內運算和微型矽光,能夠在資料訪存、傳輸方面產生新的價值;神經型態運算這種類腦運算方式,是實現AI運算的目標;軟體層面的最佳化,也能夠帶動AI性能的成倍增長。所以即便摩爾定律嚴重放緩,AI晶片的性能、效率提升在上面提到的這麼多方案加持下,終將在未來很長一段時間內持續飛越。這第三(四)次科技革命恐怕還很難停歇。
資料來源:https://www.eettaiwan.com/20210726nt61-ai-computing/?fbclid=IwAR3BaorLm9rL2s1ff6cNkL6Z7dK8Q96XulQPzuMQ_Yky9H_EmLsBpjBOsWg
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軟體吞噬硬體的 AI 時代,晶片跟不上演算法的進化要怎麼辦?
作者 品玩 | 發布日期 2021 年 02 月 23 日 8:00 |
身為 AI 時代的幕後英雄,晶片業正經歷漸進持續的變化。
2008 年之後,深度學習演算法逐漸興起,各種神經網絡滲透到手機、App 和物聯網。同時摩爾定律卻逐漸放緩。摩爾定律雖然叫定律,但不是物理定律或自然定律,而是半導體業發展的觀察或預測,內容為:單晶片整合度(積體電路中晶體管的密度)每 2 年(也有 18 個月之說)翻倍,帶來性能每 2 年提高 1 倍。
保證摩爾定律的前提,是晶片製程進步。經常能在新聞看到的 28 奈米、14 奈米、7 奈米、5 奈米,指的就是製程,數字越小製程越先進。隨著製程的演進,特別進入10 奈米後,逐漸逼近物理極限,難度越發增加,晶片全流程設計成本大幅增加,每代較上一代至少增加 30%~50%。
這就導致 AI 對算力需求的增長速度,遠超過通用處理器算力的增長速度。據 OpenAI 測算,從 2012 年開始,全球 AI 所用的演算量呈現等比級數增長,平均每 3.4 個月便會翻 1 倍,通用處理器算力每 18 個月至 2 年才翻 1 倍。
當通用處理器算力跟不上 AI 演算法發展,針對 AI 演算的專用處理器便誕生了,也就是常說的「AI 晶片」。目前 AI 晶片的技術內涵豐富,從架構創新到先進封裝,再到模擬大腦,都影響 AI 晶片走向。這些變化的背後,都有共同主題:以更低功耗,產生更高性能。
更靈活
2017 年圖靈獎頒給電腦架構兩位先驅 David Petterson 和 John Hennessy。2018 年圖靈獎演講時,他們聚焦於架構創新主題,指出演算體系結構正迎來新的黃金 10 年。正如他們所判斷,AI 晶片不斷出現新架構,比如英國 Graphcore 的 IPU──迥異於 CPU 和 GPU 的 AI 專用智慧處理器,已逐漸被業界認可,並 Graphcore 也獲得微軟和三星的戰略投資支援。
名為 CGRA 的架構在學界和工業界正受到越來越多關注。CGRA 全稱 Coarse Grained Reconfigurable Array(粗顆粒可重構陣列),是「可重構計算」理念的落地產物。
據《可重構計算:軟體可定義的計算引擎》一文介紹,理念最早出現在 1960 年代,由加州大學洛杉磯分校的 Estrin 提出。由於太過超前時代,直到 40 年後才獲得系統性研究。加州大學柏克萊分校的 DeHon 等將可重構計算定義為具以下特徵的體系結構:製造後晶片功能仍可客製,形成加速特定任務的硬體功能;演算功能的實現,主要依靠任務到晶片的空間映射。
簡言之,可重構晶片強調靈活性,製造後仍可透過程式語言調整,適應新演算法。形成高度對比的是 ASIC(application-specific integrated circuit,專用積體電路)。ASIC 晶片雖然性能高,卻缺乏靈活性,往往是針對單一應用或演算法設計,難以相容新演算法。
2017 年,美國國防部高級研究計劃局(Defence Advanced Research Projects Agency,DARPA)提出電子產業復興計劃(Electronics Resurgence Initiative,ERI),任務之一就是「軟體定義晶片」,打造接近 ASIC 性能、同時不犧牲靈活性。
照重構時的顆粒分別,可重構晶片可分為 CGRA 和 FPGA(field-programmable gate array,現場可程式語言邏輯門陣列)。FPGA 在業界有一定規模應用,如微軟將 FPGA 晶片帶入大型資料中心,用於加速 Bing 搜索引擎,驗證 FPGA 靈活性和演算法可更新性。但 FPGA 有局限性,不僅性能和 ASIC 有較大差距,且重程式語言門檻比較高。
CGRA 由於實現原理差異,比 FPGA 能做到更底層程式的重新設計,面積效率、能量效率和重構時間都更有優勢。可說 CGRA 同時整合通用處理器的靈活性和 ASIC 的高性能。
隨著 AI 演算逐漸從雲端下放到邊緣端和 IoT 設備,不僅演算法多樣性日益增強,晶片更零碎化,且保證低功耗的同時,也要求高性能。在這種場景下,高能效高靈活性的 CGRA 大有用武之地。
由於結構不統一、程式語言和編譯工具不成熟、易用性不夠友善,CGRA 未被業界廣泛使用,但已可看到一些嘗試。早在 2016 年,英特爾便將 CGRA 納入 Xeon 處理器。三星也曾嘗試將 CGRA 整合到 8K 電視和 Exynos 晶片。
中國清微智慧 2019 年 6 月量產全球首款 CGRA 語音晶片 TX210,同年 9 月又發表全球首款 CGRA 多模態晶片 TX510。這家公司脫胎於清華大學魏少軍教授起頭的可重構計算研究團隊,從 2006 年起就進行相關研究。據芯東西 2020 年 11 月報導,語音晶片 TX210 已出貨數百萬顆,多模組晶片 TX510 在 11 月也出貨 10 萬顆以上,主要客戶為智慧門鎖、安防和臉部支付相關廠商。
先進封裝上位
如開篇提到,由於製程逼近物理極限,摩爾定律逐漸放緩。同時 AI 演算法的進步,對算力需求增長迅猛,逼迫晶片業在先進製程之外探索新方向,之一便是先進封裝。
「在大數據和認知計算時代,先進封裝技術正在發揮比以往更大的作用。AI 發展對高效能、高吞吐量互連的需求,正透過先進封裝技術加速發展來滿足。 」世界第三大晶圓代工廠格羅方德平台首席技術專家 John Pellerin 聲明表示。
先進封裝是相對於傳統封裝的技術。封裝是晶片製造的最後一步:將製作好的晶片器件放入外殼,並與外界器件相連。傳統封裝的封裝效率低,有很大改良空間,而先進封裝技術致力提高整合密度。
先進封裝有很多技術分支,其中 Chiplet(小晶片/芯粒)是最近 2 年的大熱門。所謂「小晶片」,是相對傳統晶片製造方法而言。傳統晶片製造方法,是在同一塊矽晶片上,用同一種製程打造晶片。Chiplet 是將一塊完整晶片的複雜功能分解,儲存、計算和訊號處理等功能模組化成裸晶片(Die)。這些裸晶片可用不同製程製造,甚至可是不同公司提供。透過連接介面相接後,就形成一個 Chiplet 晶片網路。
據壁仞科技研究院唐杉分析,Chiplet 歷史更久且更準確的技術詞彙應該是異構整合(Heterogeneous Integration)。總體來說,此技術趨勢較清晰明確,且第一階段 Chiplet 形態技術較成熟,除了成本較高,很多高端晶片已經在用。
如 HBM 儲存器成為 Chiplet 技術早期成功應用的典型代表。AMD 在 Zen2 架構晶片使用 Chiplet 思路,CPU 用的是 7 奈米製程,I/O 使用 14 奈米製程,與完全由 7 奈米打造的晶片相比成本約低 50%。英特爾也推出基於 Chiplet 技術的 Agilex FPGA 系列產品。
不過,Chiplet 技術仍面臨諸多挑戰,最重要之一是互連介面標準。互連介面重要嗎?如果是在大公司內部,比如英特爾或 AMD,有專用協議和封閉系統,在不同裸晶片間連接問題不大。但不同公司和系統互連,同時保證高頻寬、低延遲和每比特低功耗,互連介面就非常重要了。
2017 年,DARPA 推出 CHIPS 戰略計劃(通用異構整合和 IP 重用戰略),試圖打造開放連接協議。但 DARPA 的缺點是,側重國防相關計畫,晶片數量不大,與真正商用場景有差距。因此一些晶片業公司成立組織「ODSA(開放領域特定架構)工作組」,透過制定開放的互連介面,為 Chiplet 的發展掃清障礙。
另闢蹊徑
除了在現有框架內做架構和製造創新,還有研究人員試圖跳出電腦現行的范紐曼型架構,開發真正模擬人腦的計算模式。
范紐曼架構,數據計算和儲存分開進行。RAM 存取速度往往嚴重落後處理器的計算速度,造成「記憶體牆」問題。且傳統電腦需要透過總線,連續在處理器和儲存器之間更新,導致晶片大部分功耗都消耗於讀寫數據,不是算術邏輯單元,又衍生出「功耗牆」問題。人腦則沒有「記憶體牆」和「功耗牆」問題,處理訊息和儲存一體,計算和記憶可同時進行。
另一方面,推動 AI 發展的深度神經網路,雖然名稱有「神經網路」四字,但實際上跟人腦神經網路運作機制相差甚遠。1,000 億個神經元,透過 100 萬億個神經突觸連接,使人腦能以非常低功耗(約 20 瓦)同步記憶、演算、推理和計算。相比之下,目前的深度神經網路,不僅需大規模資料訓練,運行時還要消耗極大能量。
因此如何讓 AI 像人腦一樣工作,一直是學界和業界積極探索的課題。1980 年代後期,加州理工學院教授卡弗·米德(Carver Mead)提出神經形態工程學的概念。經過多年發展,業界和學界對神經形態晶片的摸索逐漸成形。
軟體方面,稱為第三代人工神經網路的「脈衝神經網路」(Spike Neural Network,SNN)應運而生。這種網路以脈衝信號為載體,更接近人腦的運作方式。硬體方面,大型機構和公司研發相應的脈衝神經網路處理器。
早在 2008 年,DARPA 就發起計畫──神經形態自適應塑膠可擴展電子系統(Systems of Neuromorphic Adaptive Plastic Scalable Electronics,簡稱 SyNAPSE,正好是「突觸」之意),希望開發出低功耗的電子神經形態電腦。
IBM Research 成為 SyNAPSE 計畫的合作方之一。2014 年發表論文展示最新成果──TrueNorth。這個類腦計算晶片擁有 100 萬個神經元,能以每秒 30 幀的速度輸入 400×240pixel 的影片,功耗僅 63 毫瓦,比范紐曼架構電腦有質的飛躍。
英特爾 2017 年展示名為 Loihi 的神經形態晶片,包含超過 20 億個晶體管、13 萬個人工神經元和 1.3 億個突觸,比一般訓練系統所需的通用計算效率高 1 千倍。2020 年 3 月,研究人員甚至在 Loihi 做到嗅覺辨識。這成果可應用於診斷疾病、檢測武器和爆炸物及立即發現麻醉劑、煙霧和一氧化碳氣味等場景。
中國清華大學類腦計算研究中心的施路平教授團隊,開發針對人工通用智慧的「天機」晶片,同時支持脈衝神經網路和深度神經網路。2019 年 8 月 1 日,天機成為中國第一款登上《Nature》雜誌封面的晶片。
儘管已有零星研究成果,但總體來說,脈衝神經網路和處理器仍是研究領域的方向之一,沒有在業界大規模應用,主要是因為基礎演算法還沒有關鍵性突破,達不到業界標準,且成本較高。
附圖:▲ 不同製程節點的晶片設計製造成本。(Source:ICBank)
▲ 可重構計算架構與現有主流計算架構在能量效率和靈活性對比。(Source:中國科學)
▲ 異構整合成示意動畫。(Source:IC 智庫)
▲ 通用處理器的典型操作耗能。(Source:中國科學)
資料來源:https://technews.tw/2021/02/23/what-to-do-if-the-chip-cannot-keep-up-with-the-evolution-of-the-algorithm/?fbclid=IwAR0Z-nVQb96jnhAFWuGGXNyUMt2sdgmyum8VVp8eD_aDOYrn2qCr7nxxn6I
同步電路非同步電路差異 在 FinLab財經實驗室 Facebook 的精選貼文
量子電腦x量化交易!?
最近一個禮拜,我參加了台大 IBM-Q 舉辦的量子電腦黑客松,並列第一名,並且額外獲得鴻海特別獎。我們這組從零開始,只花了三天,也學到很多量子電腦的知識,還有認識新朋友,覺得非常的開心!
以前的黑客松,比較偏工程,想做什麼就做什麼,天馬行空,但是這次的黑客松,跟以往非常不一樣,有很多數理的成分,更重視理論,我們組的學歷陣容非常堅強,兩個博後,一個博士,兩個碩士,除了我以外,都是物理專長。討論的都是 Ising model、QAOA、quantum gate 等物理的概念。
我一開始真的是不懂,從 0 開始,好在 IBM 有出 Python 的 Package Qiskit,我看得懂程式和演算法,原來 Ising model 可用於解 maximum cut problem,原來 QAOA 可用於 Binary 的 quadratic optimizer,那我就把它們當成黑盒子,大概可以理解並應用了。
我很慶幸在博士班的時候,有把數學更徹底的學好一點,所以才能在這麼優秀的團隊中,貢獻所學的知識。在比賽中,我的專長,就是提供創意且實際的主題,跟寫浮誇程式介面XD,也是黑客松比賽非常重要的兩個要素。這次也很成功的繳出一張滿意的成績單!
經過這次的戰役,我人生中參加 4 次現場黑客松,4 次都有得獎,3 次是第一名,一大部分原因,是我歷史上參與比賽的伙伴,陣容都是非常堅強,有堅強的學術背景,工程技術,而且團隊向心力強,不會輕易放棄,肝也非常新鮮健康。我也有所貢獻,但是每一個人都缺一不可,都是比賽的致勝關鍵。讓我回想到那些一起熬夜寫程式的日子,真是太辛苦又太有成就感了!
雖然比賽很好玩,但我很少參加,因為平常已經夠忙了,做交易就已經很像是黑客松了!但是這次是我老婆邀請我去,剛開始勉為其難的答應,因為我真的不懂量子電腦,怕現醜。我老婆常會逼我做一些不想做的事情,但最後往往會有正向的回報,所以我常常會聽從老婆的決定,尤其是比較重大的決定XD,有她的主意,我的人生更精彩!所以既然要做,就要全力以赴,PyCon演講完回到台北,就馬上出發參加比賽。
不過這大概是我參加過,最不像黑客松的比賽了,早上七點起床,搭遊覽車到「台大溪頭自然教育園區」,都已經中午了!三天的比賽,其中半天搭車去,半天搭車回台北,都在搭車就好啦!不過搭車是活動的一部分,總比自行前往好很多吧!
於是我們就在山明水秀中討論數學、寫程式,也別有一番風味,但是物理界的黑客松風格,真的是跟一般的黑客松有很大的差異!一般黑客松,吃的都是垃圾食物,像是PIZZA,漢堡之類的,但在物理黑客松,竟然是吃合菜,很好吃!以前的黑客松,只有一間教室跟一堆二手睡袋,看你要不要睡,不睡拉倒。而這次竟然睡飯店!每個人竟然有一張雙人床可以睡,被單還可以控制溫度!
而且這個活動是免費的!!你或許會覺得,政府和學校又再浪費國家公帑了,讓學生們吃喝玩樂,花納稅人的錢,但其實,這是很聰明且省力的作法,就像是投資股票,要把錢砸在好的公司身上,讓這些頂尖的腦袋在舒服的環境下,請他們做一些科學上的突破,成效真的非常好,有鑑於這次的成果,IBM 決定在台灣2021年再辦一場,更大且國際級的量子電腦黑客松,各國頂尖學者聚集於台灣,產生的週邊效益,對於台灣科技的進步,絕對是一筆超級划算的投資!
我已經很久沒有接觸交易以外的程式了,這個禮拜出來玩三天,又可以得獎,算是一個另類的抒壓!平常都在製作交易程式,琢磨賺錢的程式很辛苦,本身的程式實力當然很重要,但有時候找到對的交易策略,就是需要長時間的琢磨,運氣成分也非常高,而最後如何判斷程式運行的是正確的?就是有沒有賺到錢囉!XD,但價格通常是隨機漫步,所以你真的很難確定,新程式能幫你賺錢,除非運行了一陣子,就算能賺錢,你還是會擔心它可以幫你賺多久,日子就在「擔心」的循環中度過。
寫一般的程式,就沒有這麼辛苦了,你得到的 feedback 是非常迅速且即時的,可以用就是可以用,不能就是不能,可以根據這個 feedback 快速優化程式,這就其實是寫程式最開心的地方,藉由不斷修正,程式變得越來越多功能,越來越好!
然而這次的比賽如何獲勝呢?量子電腦,目前真的還在傳統電腦真空管的時代,我覺得這次要得獎有兩種不同的方法,第一種,對於量子電腦的電路製作有真正的貢獻,第二種,將量子電腦做跨領域的結合。第一種對我來說比較困難,要在短時間瞭解各種不同的量子閘,並且做出量子電腦的具體貢獻,短時間不太可能,第二種,是我比較擅長的,就是做跨領域結合,將量子電腦的演算法用在不同的地方。
我們將資工系常見的感測器網路當作命題,做出車聯網的應用,利用量子力學的演算法,來做都市規劃建構感測器網路,為車聯網做提前的佈局,和計算感測器資料同步協定。另外也做了其他的應用,利用量子電腦做車輛定位(我承認這部分用量子電腦做沒有必要XD(沒有quantum advantage),但最後demo很炫就是了)。
在三天的時間裡,應用量子電腦的演算法,構建三種車聯網應用,相信是個很完整的結果!我們將競賽成果開源到github上,供大家下載下來玩,不過程式碼還有很多優化空間,請大家小力鞭策XD!
https://github.com/koreal6803/Application-of-quantum-optimization
之後會介紹跟量子電腦和這次黑客松有關的系列文章,也會講一些量子電腦用於程式交易的演算法,不過假如你期望量子電腦可以幫你拿來賺錢,看到這裡就好了,因為不太可能,量子電腦還在很早期的階段,就像是電腦在真空管的時代。但你假如你對數學不排斥,想要瞭解一些量子演算法,這個系列應該會很有趣!
附上這次比賽所有隊伍的題目和程式碼:https://github.com/qiskit-community/qiskit-hackathon-taiwan-20/issues
還有其中一組做的量子電腦遊戲線上玩讓大家體會量子電腦的奧秘,要組合quantum gate 來控制擊球的位置,我5秒內就掛了:
https://alfa871212.itch.io/qpong?fbclid=IwAR28Mw8zS3HBvNOdrf1R8z-60yW8AhVFjpvpG0nYt-lmNEw3FJxrS3bJ12k
也歡迎在下方留言,你究竟看 finlab 是想賺錢還是學程式的呢?
同步電路非同步電路差異 在 Re: [問題] 數位電路問題- 看板Electronics - 批踢踢實業坊 的推薦與評價
可能眾網友得思考一下 什麼是同步設計跟非同步設計
同步跟非同步設計的差異性在哪? 為什麼現在幾乎所有的數位都圍繞在clock?
一般業界再用的幾乎都是同步設計
所以才有Maddulin網友說的cycle間的東西不處理
(不過事實上還是可以處理:p gate level上就可以作
但是這就脫離了RTL了)
有些人習慣用#的原因
我聽說是為了rtl simulation能從waveform判斷訊號是combination還是DFF
同步設計有非常多的缺點 耗電 area大等等
但是為什麼design幾乎都走上同步設計?
因為同步設計容易控制timing EDA也比較好發展
(這也是為什麼很多祇要懂邏輯的人都可以做數位設計
但是這種人一遇上問題 常常是de不完啊:p
因為電路設計不只是靠邏輯觀念)
不過在走入90nm以下 慢慢非同步設計的觀念也開始越受重視
搞不好 下一個世代另一個synopsys就是靠非同步的EDA起家:p
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C網友還是問問題之餘 還是多看書吧
很多東西不是靠討論就可以的 許多根基還是得看書才知道前因後果:)
※ 引述《CuckooBoy (阿書)》之銘言:
: ※ 引述《Maddulin (what else do u focus?)》之銘言:
: : 你常說的RTL, 你也說你寫RTL , 但請問你知不知道什麼叫 RTL
: : 什麼是 RTL h/w description 的精神?
: : 什麼叫 RTL?
: : "register transfer" level
: : 在這 abstraction of description 內, 我們只在乎 clock sampling 的行為
: : 換言之就是 register 如何 transfer, 中間的計算完全不被描述
: : RTL不處理 cycle 內的行為, 請問不處理的事, 如何描述?
: : 不能描述如何請RTL synthesizer 處理?
: : 所以我很好奇怎麼會有這樣的問題?
: : 題外話
: : 很多人寫 RTL 習慣加 #, 若不加delay 訊號就看不懂, 那就放吧
: : 但是嚴格說在 DUT (design under test) 加 #, 是背離 RTL 的最基本精神
: : 若持續習慣, 我想問他為何寫HDL, 他自已也回答不出來,
: : 若這樣怎麼可能寫出有水準的 design? 永遠只能產出一流以下的設計
: : 不知為何寫HDL, 不知自已在幹嘛? 因為交作業嗎還無可厚非
: : 若是做為未來的職業, 要麻重新反省自已在幹嘛,
: : 要麻就準備混口飯吃, 餓不死不過也吃不飽
: 我一直有一種感覺...
: 不知道是不是跟大大意思雷同..
: 看了蠻多的數位電路設計的書
: 感覺數位電路都是以CLOCK為中心,若沒有CLOCK就跟FPGA沒有給OSC一樣,它就沒法跑
: 所以,很多功能都須要CLOCK,但是設計上都以RISING和FALLING為主的話
: 變成一變動就要一個週期以上或半個週期
: 所以,我才會問...若沒有CLOCK可以做嗎?
: 還是,我朋友那個DELAY是用BUFFER做的或...類比電路做的?
: 因為我看到做出來的東西真的可以DELAY
: 如果,大大要說的意思跟我一樣
: 那麼,我要說的是........也許我有那個觀念,但我不知道如何表達
: 或者說.........我基礎不好,所以沒辦法像大大說得這麼精準
: 因為這只是我的感覺,......還須要很多次的實驗去證實或很多書的敘述去證實
: 也許,看過的書有這段,也許我對那些句子不太敏感.....沒有馬上記下來,所以會一在ꨊ: 問這些笨問題!
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◆ From: 220.133.134.198
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