#物聯網IoT #半導體製程 #先進封裝 #系統級封裝SiP #球柵陣列封裝BGA #覆晶FlipChip #浸漬膏 #焊料粉設備
【先進封裝成本高 => 良率目標:零缺陷!】
IC 封裝往 3D 立體發展,晶粒之於整個封裝的交互 (interaction) 與整合頓成研究重心。先進封裝多是將不同晶粒集成在一個基板上,對於良率及「零缺陷」的要求更趨嚴格,而系統級封裝 (SiP) 的晶片互連性 (interconnection) 可靠度又比個別元件重要的多;因位於其間的每個子系統封裝都是成本,即使一個小瑕疵都足以壞了一鍋粥!而助焊劑 (Flux) 成份、焊料粉表面粗糙或氧化物過多、粉末大小不均、回流焊外形,皆是造成孔洞的凶手。
當封裝體積、線徑越來越小,焊料粉的體積勢必更精細。另一方面,粉末體積縮小意謂處理表面變大,粉末必須有效覆蓋才不會出現孔洞;再者,隨著粉末的粒子直徑變小,焊料粉成品必須更精細、光滑才能緊密黏著。將浸漬膏 (dipping paste) 改良創新,增加金屬含量、強化凝聚力,可預防覆晶 (Flip Chip) 封裝在回焊過程滑落;且因為可取代助焊劑、沒有殘留物,銅/有機保焊劑 (OSP) 基板表面不須預洗,省工省時,且更易於填膠及加熱固化。
延伸閱讀:
《黏晶/焊接材料決定 SiP 封裝的互連性優劣》
http://www.compotechasia.com/a/____//2017/1018/36978.html
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#電子設計自動化EDA #電路板設計 #軟硬結合板rigid-flex #設計規範檢查DRC
【軟板+硬板、電子+機構,電路板設計工具都考慮到了!】
因應越來越多電子產品導入軟板或軟硬結合板 (rigid-flex) 設計,EDA 工具開始著重區域劃分疊構特性,以減少電子設計與機構端 (MCAD) 資料反覆傳輸疊代確認問題的次數及時間、改善雙方協同設計成效;更重要的是,上述設計須增強輪廓弧度感知佈線能力,以便輕鬆對應走線。
簡化設計的設定及相關物件疊構的規範,可顯示定義鑽孔方向並允許增加「層對」(Layer Pair);球柵陣列封裝 (BGA) IC 因引腳多、且中心距 (Pin pitch) 極小,IC 內部走線的寬度相對也比正常走線來得窄,單一訊號和差動訊號在通過這些區域時,尤須留意管控訊號阻抗和串擾,才能符合設計規範要求。
在「設計規範檢查」(DRC) 方面,鑽孔角度與其他物件的間距檢查,將關係到電路板後續生產是否順利。透過全面的設計中層間檢查技術,可避免設計、檢查、重新設計的循環;藉由共用資料庫及圖形化編輯介面,可讓分散各地的專案成員同步工作,實現「即時協同設計」、縮短佈線時間、縮短設計週期。此外,額外提供背面鑽孔 (backdrill) 資訊,則能提高設計可預測性、降低出錯機率。
演示視頻:
《Cadence Allegro 17.2-2016新版本介紹》
http://www.compotechasia.com/a/CTOV/2016/1001/33585.html
#益華電腦Cadence #Allegro 17.2 #PCB Editor
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