#電子設計自動化EDA #機器學習ML
【SoC 開發不易！自帶機器學習的 EDA 來應援】
以機器學習 (ML) 為技術基礎的新型電子設計自動化 (EDA) 工具，讓用戶能更快速地達到客製化晶片設計的目標。相較於人工操作方式，結合暫存器傳輸級到簽核流程 (RTL-to-signoff)，可為高階晶片設計人員、電腦輔助設計團隊和矽智財開發者提升多達十倍的工程生產力，以及優化高達 20% 的功耗、效能與面積 (PPA)。工程師可同時快速優化多個模組的流程，並將這些知識用於下一個設計，這對於大型而複雜的系統單晶片 (SoC) 設計尤其重要。
演示影片：
《Cerebrus--INTELLIGENT CHIP EXPLORER》
https://www.cadence.com/en_US/home/tools/digital-design-and-signoff/soc-implementation-and-floorplanning/cerebrus-intelligent-chip-explorer.html?CMP=%20Digital_Cerebus_Media_Adban_09%2021_LP
#益華電腦Cadence #Cerebrus
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https://www.youtube.com/user/compotechasia/videos
floorplanning 在 [問題] ic設計流程前段、後段、Floorplanning - 看板Electronics 的推薦與評價
※ 引述《goo666 ()》之銘言：
: 請問ic設計流程中的 Floorplanning、前段(frontend)、後段(backend)
: 三者產物分別為何？
frontend: logic/algorithm -> RTL code synthesis -> gate-level netlist
backend, 又稱為 physical design, 常見的 design flow 分為下面幾個項目
(實際的 flow 視 tool 和習慣而定)
1. floorplanning 對電路的 blocks/macros 進行手動/半自動的佈局
(包括 power supply line 規劃)
這些 macro 通常是 memory, IP 這類不能拆散的大區塊
2. congestion analysis 如果 floorplan 很爛, 晶片會塞不下其餘的元件
不然就是之後的 routing 會很痛苦
所以 1. 2. 兩步要 iterate 個幾次
3. placement tool 將所有剩下的電路做 placement,
塞在 macro 之間的空隙
4. routing 就現有的 floorplan/placement 產生 interconnect
5. timing analysis 如果 placement/routing 很差, 把 timing 弄爛了
請回到步驟 3 或 1 砍掉重練
6. layout 上面都 ok 的話, 最後的產物就是 final layout,
驗證完就 tape out 了
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 24.131.17.151
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