【台積電佈局新存儲技術】
近年來,在人工智能(AI)、5G等推動下,以MRAM(磁阻式隨機存取存儲器)、鐵電隨機存取存儲器 (FRAM)、相變隨機存取存儲器(PRAM),以及可變電阻式隨機存取存儲器(RRAM)為代表的新興存儲技術逐漸成為市場熱點。這些新技術吸引各大晶圓廠不斷投入,最具代表性的廠商包括台積電、英特爾、三星和格羅方德(Globalfoundries)。
那麼,這些新興存儲技術為什麼會如此受期待呢?主要原因在於:隨着半導體制造技術持續朝更小的技術節點邁進,傳統的DRAM和NAND Flash面臨越來越嚴峻的微縮挑戰,DRAM已接近微縮極限,而NAND Flash則朝3D方向轉型。
此外,傳統存儲技術在高速運算上也遭遇阻礙,處理器與存儲器之間的「牆」成為了提升運算速度和效率的最大障礙。特別是AI的發展,數據需求量暴增,「牆」的負面效應愈加突出,越來越多的半導體廠商正在加大對新興存儲技術的研發和投資力度,尋求成本更佳、速度更快、效能更好的存儲方案。
從目前來看,最受期待的就是MRAM,各大廠商在它上面投入的力度也最大。MRAM屬於非易失性存儲技術,是利用具有高敏感度的磁電阻材料製造的存儲器,斷電時,MRAM儲存的數據不會丟失,且耗能較低,讀寫速度快,可媲美SRAM,比Flash速度快百倍,在存儲容量方面能替代DRAM,且數據保存時間長,適合高性能應用。
MRAM的基本結構是磁性隧道結,研發難度高,目前主要分為兩大類:傳統MRAM和STT-MRAM,前者以磁場驅動,後者則採用自旋極化電流驅動。
另外,相較於DRAM、SRAM和NAND Flash等技術面臨的微縮困境,MRAM可滿足製程進一步微縮需求。目前,DRAM製程工藝節點為1X nm,已接近極限,而Flash走到20 nm以下後,就朝3D製程轉型了。MRAM製程則可推進至10nm以下。
在過去幾年裏,包括台積電、英特爾、三星、格羅方德等晶圓代工廠和IDM,相繼大力投入MRAM 研發,而且主要着眼於STT-MRAM,也有越來越多的嵌入式解決方案誕生,用以取代Flash、EEPROM和SRAM。
- 台積電
早在2002年,台積電就與工研院簽訂了MRAM合作發展計劃。近些年,該公司一直在開發22nm製程的嵌入式STT-MRAM,採用超低漏電CMOS技術。
2018年,台積電進行了eMRAM芯片的「風險生產」,2019年生產採用22nm製程的eReRAM芯片。
2019年,台積電在嵌入式非易失性存儲器技術領域達成數項重要的里程碑:在40nm製程方面,該公司已成功量產Split-Gate(NOR)技術,支持消費類電子產品應用,如物聯網、智慧卡和MCU,以及各種車用電子產品。在28nm製程方面,該公司的嵌入式快閃存儲器支持高能效移動計算和低漏電製程平台。
在ISSCC 2020上,台積電發佈了基於ULL 22nm CMOS工藝的32Mb嵌入式STT-MRAM。該技術基於台積電的22nm ULL(Ultra-Low-Leakage)CMOS工藝,具有10ns的極高讀取速度,讀取功率為0.8mA/MHz/bit。對於32Mb數據,它具有100K個循環的寫入耐久性,對於1Mb數據,具有1M個循環的耐久性。
它支持在260°C下進行90s的IR迴流焊,在150°C下10年的數據保存能力。它以1T1R架構實現單元面積僅為0.046平方微米,25°C下的32Mb陣列的漏電流僅為55mA。
目前,台積電已經完成22nm嵌入式STT-MRAM技術驗證,進入量產階段。在此基礎上,該公司還在推進16 nm 製程的STT-MRAM研發工作。
除了MRAM,台積電也在進行着ReRAM的研發工作,並發表過多篇基於金屬氧化物結構的ReRAM論文。
工研院電光所所長吳志毅表示,由於新興存儲技術將需要整合邏輯製程技術,因此現有存儲器廠商要卡位進入新市場,門檻相對較高,而台積電在這方面具有先天優勢,因為該公司擁有很強的邏輯製程生產能力,因此,台積電跨入新興存儲市場會具有競爭優勢。
據悉,工研院在新興存儲技術領域研發投入已超過10年,通過元件創新、材料突破、電路優化等方式,開發出了更快、更耐久、更穩定、更低功耗的新一代存儲技術,目前,正在與台積電在這方面進行合作。未來,台積電在新興存儲器發展方面,工研院將會有所貢獻,但具體內容並未透露。
- 三星
三星在MRAM研發方面算是起步較早的廠商,2002年就開始了這項工作,並於2005年開始進行STT-MRAM的研發,之後不斷演進,到了2014年,生產出了8Mb的eMRAM。
三星Foundry業務部門的發展路徑主要分為兩條,從28nm節點開始,一條是按照摩爾定律繼續向下發展,不斷提升FinFET的工藝節點,從14nm到目前的7nm,進而轉向下一步的5nm。
另一條線路就是FD-SOI工藝,該公司還利用其在存儲器製造方面的技術和規模優勢,着力打造eMRAM,以滿足未來市場的需求。這方面主要採用28nm製程。
三星28nm製程FD-SOI(28FDS)嵌入式NVM分兩個階段。第一個是2017年底之前的電子貨幣風險生產,第二個是2018年底之前的eMRAM風險生產。並同時提供eFlash和eMRAM(STT-MRAM)選項。
該公司於2017年研製出了業界第一款採用28FDS工藝的eMRAM測試芯片。
2018年,三星開始在28nm平台上批量生產eMRAM。2019年3月,該公司推出首款商用eMRAM產品。據悉,eMRAM模塊可以通過添加三個額外的掩膜集成到芯片製造工藝的後端,因此,該模塊不必要依賴於所使用的前端製造技術,允許插入使用bulk、FinFET或FD-SOI製造工藝生產的芯片中。
三星表示,由於其eMRAM在寫入數據之前不需要擦除週期,因此,它比eFlash快1000倍。與eFlash相比,它還使用了較低的電壓,因此在寫入過程中的功耗極低。
2018年,Arm發佈了基於三星28FDS工藝技術的eMRAM編譯器IP,包括一個支持18FDS (18nm FD-SOI工藝)的eMRAM編譯器。這一平台有助於推動在5G、AI、汽車、物聯網和其它細分市場的功耗敏感應用領域的前沿設計發展。
2019年,三星發佈了採用28FDS工藝技術的1Gb嵌入STT-MRAM。基於高度可靠的eMRAM技術,在滿足令人滿意的讀取,寫入功能和10年保存時間的情況下,可以實現90%以上的良率。並且具備高達1E10週期的耐久性,這些對於擴展eMRAM應用有很大幫助。
2019年底,Mentor宣佈將為基於Arm的eMRAM編譯器IP提供IC測試解決方案,該方案基於三星的28FDS工藝技術。據悉,該測試方案利用了Mentor的Tessent Memory BIST,為SRAM和eMRAM提供了一套統一的存儲器測試和修復IP。
- Globalfoundries(格羅方德半導體股份有限公司)
2017年,時任Globalfoundries首席技術官的Gary Patton稱,Globalfoundries已經在其22FDX(22nm製程的FD-SOI工藝技術)製程中提供了MRAM,同時也在研究另一種存儲技術。
由於Globalfoundries重點發展FD-SOI技術,特別是22nm製程的FD-SOI,已經很成熟,所以該公司的新興存儲技術,特別是MRAM,都是基於具有低功耗特性的FD-SOI技術展開的。
今年年初,Globalfoundries宣佈基於22nm FD-SOI 平台的eMRAM投入生產。該eMRAM技術平台可以實現將數據保持在-40°C至+125°C的温度範圍內,壽命週期可以達到100,000,可以將數據保留10年。該公司表示,正在與多個客户合作,計劃在2020年安排多次流片。
據悉,該公司的eMRAM旨在替代NOR閃存,可以定期通過更新或日誌記錄進行重寫。由於是基於磁阻原理,在寫入所需數據之前不需要擦除週期,大大提高了寫入速度,宏容量從4-48Mb不等。
- 英特爾
英特爾也是MRAM技術的主要推動者,該公司採用的是基於FinFET技術的22 nm製程。
2018年底,英特爾首次公開介紹了其MRAM的研究成果,推出了一款基於22nm FinFET製程的STT-MRAM,當時,該公司稱,這是首款基於FinFET的MRAM產品,並表示已經具備該技術產品的量產能力。
結語
由於市場需求愈加凸顯,且有各大晶圓廠大力投入支持,加快了以MRAM為代表的新興存儲技術的商業化進程。未來幾年,雖然DRAM和NAND Flash將繼續站穩存儲芯片市場主導地位,但隨着各家半導體大廠相繼投入發展,新興存儲器的成本將逐步下降,可進一步提升 MRAM等技術的市場普及率。
原文:
https://mp.weixin.qq.com/s/sMZ0JwclWf1zAEPkW8Rn0Q
半導體漏電流原因 在 COMPOTECHAsia電子與電腦 - 陸克文化 Facebook 的最讚貼文
#汽車電子 #非揮發性記憶體NVM #半導體製程
【極低電壓檢測,雙重過濾問題元件】
在製造內嵌非揮發性記憶體 (NVM) 的元件時會出現一個問題:每百萬個 (ppm) 元件,就有幾個會在負溫度下無法完成記憶體檢索;若是汽車元件,對可靠性將是一大威脅。在製造過程中,這些元件最初會以最小電源電壓 2.2V 測試,而在 35℃ 的條件下會出現數個 ppm 的失敗率。因此,進行負溫測試是最重要的初始步驟,以便掃描出故障元件。經實驗,將電壓降至 2.0 V,會發現在 35℃ 時錯過的製程問題。
電壓降低會對上述元件造成壓力,並引發在室溫下不易察覺、但在負溫度時出現的失效。NVM 晶格是採用「氧化物崩潰」(oxide breakdown) 技術,假設熔絲被程式設定為 1,氧化層熔斷會造成短路或高達 100 倍的漏電,有如一個「電阻橋」;不過,一旦溫度降至 -40℃,熔斷晶格的漏電流會減少。因此,若氧化物並未完全崩潰,可被視為一個未熔斷的熔絲,位元會從 1 翻轉至 0;如此一來,它將變成一個電阻器,而非「不良」熔斷晶格的開口。
於負溫度下確認不良元件後,再用不同的電壓進行全面特性測試,找出何者能以最少的逃脫 (escape) 捕獲最多的不良元件,並與負溫檢測產生關聯性。針對沒有重大良率問題的良好晶圓,在 1.8V 有極佳的相關性;但當處理的是不良批次,在 35℃ 時所捕獲的不良品,會較 -40℃ 時更多。此外,為確保良好的可靠性,需排除最接近的鄰近部分,以避免生產風險;為此,其間存在一種雙重過濾效應。在找到這些疑似不良的晶粒後,會針對其可靠性進行測試及檢查。
「低電壓測試」提供了一種可掃描所有不良元件的可靠方法。經調查發現,保險絲故障的根本原因,在於光罩佈局的 NWELL 沒有足夠大的製程窗口可用於解決製程中的邊緣光罩對準問題,導致生產「步進場」(step field),引發氧化物崩潰、形成電阻橋,而非編程熔絲短路。藉由增加主動電路的 NWELL,能為光罩無法對準的狀況提供更大誤差空間。當晶圓佈局有所修改,就能作為找出負溫問題的標準程序;對製程修改後的晶圓做冷掃描,可看到步進場的所有線路都已消失。
延伸閱讀:
《低電壓測試——對元件進行嚴苛測試是好事》
http://compotechasia.com/a/ji___yong/2017/0401/35076.html
(點擊內文標題即可閱讀全文)
#奧地利微電子ams
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半導體漏電流原因 在 台灣物聯網實驗室 IOT Labs Facebook 的精選貼文
切合物聯網低能耗需求 SPOT翻轉MCU設計思維
2016/6 Keith Odland
在設計物聯網系統時,功耗是一項關鍵性因素,它甚至取代了性能,成為產業發展的推動力量。可實現極低操作電壓的亞閾值功率最佳化(SPOT)技術,可以在降低晶片功耗方面帶來非常大的突破,甚至能讓性能較高的Cortex-M4F核心比Cortex-M0+核心更加省電。
在設計可攜式系統時,功耗是一項關鍵性因素,它甚至取代了性能,而成為產業發展的推動力量。降低功耗能夠延長電池壽命以及允許使用更小、更輕的電池,不僅可最大限度地降低成本,還可縮小設備的尺寸,增強對用戶的吸引力。在理想情況下,甚至有可能開始考慮採用能源採集(Energy Harvesting)作為電力的來源,以完全取代電池。
不過,顯著減少功耗須要大幅轉變邏輯的設計方式。亞閾值功率最佳化技術(Subthreshold Power Optimized Technology, SPOT)是一種與傳統邏輯電晶體設計不同的方法,在遠遠低於被視為正常的電壓位準之下運作。
在傳統設計中,會有一個使得電路被認為是「開」的閾值電壓,而任何低於這個數值的電壓則被視為是「關」。這通常意味著要將電晶體驅動到最高1.8伏特(V)電壓,以建立一種「開」的狀態,雖然它看起來像是二進位,但實際上並非如此。
即使在低於閾值電壓的約1.0伏特電壓亦存在著電流流動,然而,傳統上不認為這些洩漏電流是好事。但透過使用SPOT方法,實際上可以從電流中提取一個「開」訊號,由於功耗與所施加電壓的平方成正比,因此可以達到相當顯著的功率節省(圖1),例如達到0.5伏特運作電壓便可以實現高達13倍的功率節省;進一步使用0.3伏特亞閾值電壓,更可以實現36倍的改善。
SPOT技術加持 催生Apollo控制器
Ambiq Micro一直都是以SPOT技術來開發Apollo系列微控制器,這是首款十分依賴亞閾值電壓電晶體運作的微控制器(MCU)元件。此一解決方案在工作模式下有低至30μA/MHz的耗電,而在待機模式下則是100奈安培(nA)電流。有趣的是,這款解決方案選擇安謀國際(ARM)Cortex M4F核心。與傳統上選擇使用安謀國際Cortex-M0+核心的其他低功率微控制器不同,Ambiq特意選擇M4F核心有以下兩個主要原因:
第一,亞閾值電路技術讓Ambiq可以在不增加額外功耗的前提下採用M4F核心。基於M4F的Apollo微控制器功耗遠低於所有其他M0+解決方案,便是最好的證明。
第二是在穿戴式產品和物聯網(IoT)等主要市場中,越來越依賴大量的感測器和複雜演算法。採用M4F核心有一個很大的優勢,因為其效能比M0+高得多,可以更快執行完指令。
Apollo系列微控制器的設計,開始於所有邏輯單元都將使用SPOT技術的假設,並透過智慧決策決定何處不可行或不需要SPOT技術。在某些情況下,超閾值(Superthreshold)電壓是完全可以接受的。
例如,若這是正好在啟動(Boot Up)時發生的事件,然後這些電晶體便可以完全處於傳統的超閾值域,因為這對元件的整體能耗沒有影響。在其他需要更快速獲取信令資訊(Signaling Information)的場合,能夠提高電壓來提供充足的性能。這意味著Apollo系列在超閾值電壓下運行的比例很小,元件大部分都是在近閾值或亞閾值域運行。
SPOT概念先進 須有全新配套
SPOT技術的一項關鍵要求是實作時必須採用標準的主流互補式金屬氧化物半導體(CMOS)技術,由於這需要全面瞭解低電壓情況下的洩漏特性,所以實際上很難做到。
晶圓代工廠很難精確地針對洩漏特性建模,因為它們並未預期人們會在這麼低的電壓下操作元件。這需要多年的晶片測試和晶圓片定期代工(Wafer Shuttle)的經驗,才能全面建立這些亞閾值域的模型,以及建立它們如何隨溫度、製程漂移和雜訊影響而改變的模型。所有這些參數在這樣低電壓域下是高度敏感的,因此必須先完成許多工作和建模,才能真正瞭解這些效應的影響。
然而,建立低電壓特性的模型僅是第一步,更艱難的事情是建立一套動態的可適應性電路(Adaptive Circuit),以解決這些存在於亞閾值域的許多問題。真正理解亞閾值的效應,從而構建全新的模型和客製化單元庫,可以設計出同時具備動態及可適應性特性的專利電路,以協助克服在低電壓域出現的某些負面效應。
製程的後段工作也是一項挑戰。符合產業標準的測試儀未能在使用亞閾值技術所產生的picoAmp和nanoAmp水準進行測試工作,因此還須要開發特別的負載板和測試夾具。
簡而言之,這種創新亞閾值技術的實施方案需要一種全新的思路,涵蓋從電晶體直到評估套件的整個設計流程,它還需要完全不同的結構思維方式,以獲得更大的節能成效。Apollo系列元件可減少的能耗多達10倍,讓系統設計人員在其設計中擁有前所未見的更大靈活性和更長電池壽命。
(本文作者為Ambiq Micro高級行銷總監)
附圖:圖1 在亞閾值區域中,開/關電流比率的數量級較小。
資料來源:http://www.mem.com.tw/article_content.asp?sn=1605310006
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過去電子學沒有學得很好
想請問懂電子學的人可以指證我這想法是否有誤
以MOS為例,
1.當漏電流(subthreshold current)產生時,是因為MOS不導通,
D端和S端的電壓差造成漏電流。
2.當漏電流(gate-oxide current)產生時,是因為氧化層太薄,當MOS導通時
會產生閘極漏電流(Igd,Igs,Igb)
總結:MOS導通=>Igate,MOS不導通=>Isub
以上的觀念是否有誤呢??
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推 weltschmerz:超可愛,快轉可愛版 02/25 08:32
→ l1l1l1l1:可愛版是什麼鬼?不會真有這種版吧? 02/25 09:20
※ l1l1l1l1:轉錄至看板 cute 02/25 12:18
推 l1l1l1l1:幹,還真的有這種版 02/25 12:18
推 ntitgavin:那是中國科技大學版 02/25 12:41
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 1.172.188.42
想先釐清就以總結的那樣想法去做Body-bias會不會有問題?
而我的想法是說 Pull-down 的NMOS(Standard Vth)在不導通的時候維持Standard vth
在導通的時候,Body給予一個正電壓使得Vth下降,可以讓 pull-down 速度更快
那這樣的方式有沒有誤呢
※ 編輯: bbogod 來自: 1.172.188.42 (03/22 01:02)
依照我這樣說的方式加入body-bias機制,應該會得到1.速度加快 2.漏電流可能會增加
但我模擬出來的數據卻不是我說的這樣@@"所以我才懷疑是不是我觀念哪邊有誤
※ 編輯: bbogod 來自: 1.172.188.42 (03/22 01:36)
... <看更多>