2018/6/12 財經焦點新聞
👉國內頭條:
1.5月不窮,上市櫃營收衝高。(工商時報)
2.前5月稅收達8,547億元,創同期新高。(工商時報)
3.國內首例!台韓科技ETF,明星股全入列。(工商時報)
4.陳泰銘:日廠釋單,國巨可接95%。(工商時報)
5.下半年記憶體供不應求。(工商時報)
6.金控民民併鬆綁,門檻降至10%。(中國時報)
7.抗鴻家軍,研揚廣積換股結盟。(經濟日報)
8.統一5月營收大躍進。(經濟日報)
9.新興國家、大陸作靠山,聯發科手機晶片出貨揚。(電子時報)
10.華邦電路竹新廠9月動土,矽晶圓產能預定至2020年。(電子時報)
👉大陸頭條:
1.李克強:確保基本養老金按時足額發放。(新華網)
2.國家能源局:531光伏發電的通知並不是"一刀切"。(新華網)
3.工信部:今年移動流量資費將下降30%以上。(第一財經日報)
4.專家預計:個稅免徵額標準至少提高至5000元。(證券日報)
5.小米CDR發行申請或很快獲批,或打破寧德時代過會紀錄。(中國證券報)
👉國際頭條:
1.德國經濟部長:G7峰會「紛擾」,使歐盟更團結。﹙路透社﹚
2.美公布中興和解協議,繳罰金前禁令仍在。﹙路透社﹚
3.阻撤銷中興禁令,美參院最快本周表決。﹙路透社﹚
4.中國為美國在台協會新館揭幕儀式畫「紅線」。(華爾街日報)
5.小米Q1虧損11億美元。(華爾街日報)
6.川普不支持G7公報,美國與盟友的分歧在峰會後加劇。(華爾街日報)
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cdr電路 在 COMPOTECHAsia電子與電腦 - 陸克文化 Facebook 的最讚貼文
#通訊 #PCIe匯流排 #串列/解串器SerDes #寄生效應 #電磁干擾EMI #時脈資料回復CDR #訊號完整性SI #電源完整性PI
【PCIe,當匯流排速率提升後……】
隨著高速輸入/輸出 (I/O) 匯流排資料速率的提升,傳輸通道更加難以維持穩定可靠的訊號品質;造成這個挑戰的原因之一,便是匯流排訊號線所引起的寄生效應。過去 10 年來,電氣訊號線的資料速率已經從 1 Gbps 迅速提高至 25 Gbps 以上,以因應現代網路應用和高容量儲存裝置對於更高 I/O 頻寬的需求。
晶片產業還導入串列/解串器 (SerDes),利用高速序列資料鏈路將並列資料轉換成串列資料,以更高速率進行傳輸。時至今日,千兆赫級的串列/解串器成為高階運算裝置在晶片間和電路板間使用的領先資料傳輸技術。PCI Express (PCIe) 是一種高速串列互連協定,可克服許多傳統並列匯流排的限制、解決日益成長的頻寬需求,並提供更高效能。其採用晶片間點對點串列連接,以提供高度擴展性,同時在軟體層維持與傳統 PCI 的相容性。
第三代 PCI Express 標準 (PCIe Gen3) 規定使用高速差動 I/O 訊號線,以高達 8.0 Gbps 資料速率進行傳輸,現已廣泛應用於電腦和伺服器中。工程師面臨的挑戰在於:PCIe 採用的 8 Gbps 串列鏈路會因各式各樣的物理現象而受到影響,包括交互干擾,因為阻抗不連續性發生信號反射所引起的抖動、符際干擾 (ISI),以及因為傳輸線不平衡所引起的模式轉換。上述現象都可能導致大型系統中過度的電磁干擾 (EMI)。克服這個挑戰,需使用 PCIe 介面模擬方法。
延伸閱讀:
《確保 PCIe Gen3 通道擁有高信號品質》
http://compotechasia.com/a/ji___yong/2018/0207/38055.html
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cdr電路 在 What is clock and data recovery? - YouTube 的推薦與評價
Retimers are a key building block in communication systems involving high-speed data transmission. The use of clock and data recovery, or CDR, ... ... <看更多>
cdr電路 在 Re: [問題] 關於CDR的電路- 看板Electronics - 批踢踢實業坊 的推薦與評價
※ 引述《JACKIEYOUNG (希希)》之銘言:
: 請教一下各位高手 因為最近project的需要 要開始做CDR
: 小弟查了許多資料~~ 只能說海裡撈針的感覺 @@ 我沒有做過相關電路的經驗
: 所以看了很多paper總覺得沒有幾篇兜得起來 我想是架構很多的關係~~
: 可以請有經驗的前輩指導一下嗎 我需要將個1Gp/s的串列信號解出clock出來
你的意思是說你要做資料是1G的CDR嗎?
: 沒有clock reference的架構
現在CDR都是用沒有參考時脈的~因為資料都是01隨機的~所以CDR的PD跟FD和傳統PLL
的不同~CDR的FD和PD需要有偵測資料邊緣的能力
: 我看了一些東西 可是只看得懂PLL based的架構
: 其他我也有看到DLL的 可是我不知道這其中有什麼差異 該用那一種
有DLL的不過我看大部分都PLL架構的 而且我也只會PLL架構的CDR
: 因為速度不快 我目前想要full rate的架構然後搭配hogge的相位偵測器
你要全速率的HOGGE PD 那很簡單的~HOGGE是傳統架構加上又是全速率~書上就可以找到
電路圖了~
: 然後會有數位的鎖頻器 可是我也不太清楚要怎麼在loop filter上動手腳
數位的鎖頻器這我聽不太懂~就是有FD麻?loop filter是用同一個2階LPF~只是FD和PD
接到的點不同 所以PD和FD的頻寬也會不同~
: 可以同時控制鎖相跟鎖頻又不會打架 VCO的話是打算採用LC架構
CDR都是雙迴圈的有FD和PD~FD是粗調PD是微調~基本上再設計FD~頻率鎖定之後FD就會
關閉了FUP和FDN就不會有pulse產生了~這樣就不會干擾PD運作~
還有CDR都是用ring喔~因為CDR需要多種CLOCK相位~所以沒有再用LC的!!
不過你FULL RATE的好像只要2種像相位~LC可以吧~不過我看過都是RING的
: 可以請高手指導一下嗎 我有沒有想錯的東西或是用錯架構
: 或者那篇論文或paper可以參考 有比較詳細的參數設定 經典可實現的做法
: 任何有幫助的訊息都感謝您 謝謝了
PAPER喔 我好多~不過你全速率的PD和FD書上就有架構了
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